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一种基于FPGA的浮点乘法器、计算方法及设备: 本申请涉及浮点乘法领域，具体公开了一种基于FPGA的浮点乘法器、计算方法及设备，浮点乘法器包括：符号计算模块，用于通过异或门以及第一输入浮点数以及第二输入浮点数的符号位，确定目标输出浮点数的符号；指数加法模块，用于将第一...; 桑健魏朝飞赵鑫鑫姜凯

可变精度浮点乘法器: 提供具有专用处理块的集成电路。专用处理块可包括浮点乘法器电路，其能够配置成支持可变精度。乘法器电路可包括第一进位传播加法器（CPA）、第二进位传播加法器（CPA）和关联的舍入电路。第一CPA可以足够宽以操控尾数的所要求精...; M.朗哈默

一种应用于FPGA嵌入式DSP的多精度浮点乘法器结构: 本发明提供的一种应用于FPGA嵌入式DSP的多精度浮点乘法器结构，包括尾数乘法单元；尾数乘法单元包括数据分割模块，将被乘数数据分成多个数据包送入多个编码器中进行编码；数据编码模块对乘数进行编码处理，数据编码器将经过分割的...; 李越航黄志洪蔡刚魏育成

面向SPICE电路仿真的专用浮点乘法器设计: 晶体管级仿真器（Simulation Program with Integrated Circuit Emphasis,SPICE）电路仿真过程中的稀疏矩阵求解阶段的仿真速度受限于数目占比超过四成的双精度浮点乘法计算,针...; 王巍; 关键词：浮点乘法器

一种应用于FPGA嵌入式DSP的多精度浮点乘法器结构: 本发明提供的一种应用于FPGA嵌入式DSP的多精度浮点乘法器结构，包括尾数乘法单元；尾数乘法单元包括数据分割模块，将被乘数数据分成多个数据包送入多个编码器中进行编码；数据编码模块对乘数进行编码处理，数据编码器将经过分割的...; 李越航黄志洪蔡刚魏育成

一种基于对数的频率和精度可重构的近似浮点乘法器: 本发明公开了一种基于对数的频率和精度可重构的近似浮点乘法器，属于芯片设计与FPGA技术领域。包括：符号判断模块，用于判断两个操作数乘积结果的符号位；尾码计算模块，包括第一加法器，两个操作数的尾码输入所述第一加法器，相加后...; 鲁赵骏黎振豪常文宽贾伟于润泽刘政林

基于部分积概率分析的高精度低功耗近似浮点乘法器设计被引量：1: 2023年; 浮点乘法器是高动态范围(HDR)图像处理、无线通信等系统中的关键运算单元,其相比于定点乘法器动态范围更广,但复杂度更高。近似计算作为一种新兴范式,在受限的精度损失范围内,可大幅降低硬件资源和功耗开销。该文提出一种16 bit半精度近似浮点乘法器(App-Fp-Mul),针对浮点乘法器中的尾数乘法模块,根据其部分积阵列中出现1的概率,提出一种对输入顺序不敏感的近似4-2压缩器及低位或门压缩方法,在精度损失较小的条件下有效降低了浮点乘法器资源及功耗。相较于精确设计,所提近似浮点乘法器在归一化平均错误距离(NMED)为0.0014时,面积及功耗延时积方面分别降低20%及58%;相较于现有近似设计,在近似位宽相同时具有更高的精度及更小的功耗延时积。最后将该文所提近似浮点乘法器应用于高动态范围图像处理,相比现有主流方案,峰值信噪比和结构相似性分别达到83.16 dB和99.9989%,取得了显著的提升。; 闫成刚赵轩徐宸宇陈珂葛际鹏王成华刘伟强; 关键词：低功耗

一种基于部分积概率分析的近似浮点乘法器: 本发明公开了一种基于部分积概率分析的近似浮点乘法器，包括符号位异或模块、尾数近似乘法模块、规格化模块、舍入模块、指数相加模块、指数调整模块、特殊情况处理模块和结果输出模块；尾数近似乘法模块包括截断和补偿单元、低位或门压缩...; 刘伟强赵轩闫成刚陈珂徐宸宇王成华

一种基于部分积概率分析的近似浮点乘法器: 本发明公开了一种基于部分积概率分析的近似浮点乘法器，包括符号位异或模块、尾数近似乘法模块、规格化模块、舍入模块、指数相加模块、指数调整模块、特殊情况处理模块和结果输出模块；尾数近似乘法模块包括截断和补偿单元、低位或门压缩...; 刘伟强赵轩闫成刚陈珂徐宸宇王成华

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